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Bachelor- und Masterarbeiten im Bereich "Anwendungsspezifische Prozessorarchitekturen"

Eine Steigerung von Leistungsfähigkeit und Energieeffizienz mikroelektronischer Systeme kann nicht mehr länger durch eine weitergehende Miniaturisierung der Bauelemente erreicht werden. Technologische und ökonomische Grenzen haben zum Ende des Mooreschen Gesetzes geführt. Daher sind die Entwicklerinnen und Entwickler mehr denn je gefordert, mit neuen Architekturkonzepten zur Verbesserung der Ressourceneffizienz beizutragen (d. h., Kosten reduzieren, Leistungsfähigkeit erhöhen und am besten gleichzeitig den Energiebedarf senken). Ein vielversprechender Ansatz sind Anwendungs- oder Domänen-spezifische Prozessorarchitekturen.

Die Arbeitsgruppe Technische Informatik bietet in diesem Bereich Bachelor- und Masterarbeiten an, die insbesondere auf Open-Source-Architekturen aufsetzen. Einige Beispiele sind im Folgenden exemplarisch skizziert.

Reinforcement Learning für Cache Ersetzungsstrategien in einer Prozessorsimulation (Bachelor- oder Masterarbeit)

Um langsame Zugriffe auf den Hauptspeicher zu vermeiden, verwenden moderne Prozessorarchitekturen Caches als schnelle Zwischenspeicher. Welche Daten dabei im Cache stehen, wird vor allem durch die Ersetzungsstrategie (Replacement Policy) beeinflusst. Alternativ zu klassischen Replacement Policies können auch Machine Learning Ansätze verwendet werden. Gem5 ist eine Simulationsumgebung für Forschung im Bereich Prozessordesign. Im Rahmen dieser Arbeit sollen auf Basis dieses Simulators Reinforcement Learning basierte Replacement Policies für Caches implementiert und evaluiert werden. Dabei kommen sowohl klassische Reinforcement Learning Algorithmen, wie zum Beispiel Q-Learning, aber auch moderne Deep Reinforcement Learning Ansätze in Frage und können auch miteinander verglichen werden. Die Entwicklung mit gem5 erfolgt mit den Programmiersprachen C++ und Python.
Ansprechpartner: Marc Rothmann, Mario Porrmann

RISC-V-Prozessor auf FPGA-Basis (Bachelor- oder Masterarbeit)

RISC-V ist eine offene Befehlssatzarchitektur, die sich sowohl in der Forschung als auch im industriellen Umfeld wachsender Beliebtheit erfreut. Im Rahmen dieser Arbeit soll ein bestehender, in der Arbeitsgruppe entwickelter RISC-V Prozessor optimiert und um zusätzliche Funktionen ergänzt werden. Abhängig von den Interessen und Vorkenntnissen sind verschiedene Erweiterungen, wie beispielsweise Ein-/Ausgabe-Schnittstellen, Caching-Strategien oder intelligente Sprungvorhersage, denkbar. Die Entwicklung erfolgt unter Einsatz aktueller Entwurfswerkzeuge auf Register-Transfer-Ebene.
Ansprechpartner: Marco Tassemeier, Mario Porrmann

RISC-V mit Erweiterungen für Approximate Computing (Bachelor- oder Masterarbeit)

Approximate Computing ist ein Entwurfsparadigma für Rechnersysteme, welches Effizienz und Geschwindigkeit zu Lasten der Rechengenauigkeit erhöht, wobei die verringerte Genauigkeit für viele Anwendungen trotzdem ausreichend bleibt. Im Rahmen dieser Arbeit, soll ein RISC-V-Prozessor um Approximate-Computing-Funktionalitäten erweitert werden. Dazu soll der Prozessor um eine zweite ALU, die nur approximierte Rechenergebnisse liefert, ergänz werden. Die benötigte Präzision soll zur Laufzeit entweder vom Prozessor oder vom Anwender adaptiert werden können. Die Entwicklung erfolgt unter Einsatz aktueller Entwurfswerkzeuge auf Register-Transfer-Ebene.
Ansprechpartner: Marco Tassemeier, Mario Porrmann

Dynamisch rekonfigurierbare Hardwarebeschleuniger für RISC-V (Masterarbeit)

Für viele Anwendungen kann eine Effizienz- und Leistungssteigerung erreicht werden, wenn zusätzlich zum Prozessor anwendungsspezifische Hardwarebeschleuniger verwende werden. Bei Veränderungen der Anwendungsanforderungen kann es sinnvoll sein, zwischen verschiedenen Beschleunigern zu wechseln. In dieser Arbeit soll durch dynamische Rekonfiguration auf einem FPGA zur Laufzeit verlustfrei zwischen verschiedenen Beschleunigern umgeschaltet werden. Die Entwicklung erfolgt unter Einsatz aktueller Entwurfswerkzeuge auf Register-Transfer-Ebene oder in C/C++ mit anschließender High-Level-Synthese.
Ansprechpartner: Marco Tassemeier, Mario Porrmann

Dynamisch rekonfigurierbare Prozessorplattform (Masterarbeit)

Dynamische Rekonfiguration ist ein Verfahren, das es ermöglicht, die auf einem FPGA realisierte digitale Schaltung im laufenden Betrieb zu verändern. Vor diesem Hintergrund soll in dieser Arbeit die Möglichkeit evaluiert werden, die Eigenschaften eines Prozessors zur Laufzeit anzupassen. Beispielsweise könnte die Pipeline-Tiefe adaptiert oder der Instruktionssatz dynamisch erweitert werden. Die Entwicklung erfolgt unter Einsatz aktueller FPGA-Entwurfswerkzeuge auf Register-Transfer-Ebene.
Ansprechpartner: Marco Tassemeier, Mario Porrmann

RISC-V-Prozessor für Deep Learning (Bachelor- oder Masterarbeit)

RISC-V ist eine offene Befehlssatzarchitektur, die sich sowohl in der Forschung als auch im industriellen Umfeld wachsender Beliebtheit erfreut. Ziel der Arbeit ist es, den Prozessor um neue Funktionen für eine effizientere Berechnung künstlicher neuronaler Netze — insbesondere im Bereich Deep Learning — zu erweitern. Die gefundenen Optimierungen werden mit Hilfe von Beispielprogrammen evaluiert und auf einer FPGA-Plattform evaluiert. Die Spezifikation des Prozessors erfolgt wahlweise in VHDL oder auf höherer Abstraktionsebene in Chisel, einer neuen Hardwarebeschreibungssprache für die Entwicklung von Prozessoren. Abhängig von den Vorkenntnissen sind auch andere Prozessorerweiterungen denkbar, beispielsweise im Hinblick auf Bildverarbeitung, Sicherheit oder Kommunikation.
Ansprechpartner: Marco Tassemeier, Mario Porrmann